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チップデザインにおける効果的なマクロ配置戦略

チップ性能向上のためのマクロ整理の具体的アプローチ。

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チップ設計におけるマクロ配チップ設計におけるマクロ配効率的なマクロ配置の新しい方法。
目次

チップデザインの世界では、マクロと呼ばれるさまざまな部分を整理することがすごく重要なんだ。マクロはチップ上で特定の機能を果たす大きなブロックなんだよ。これらのマクロを適切に配置することで、チップの性能に大きく影響するんだ。この記事では、高品質な結果を得るためのマクロを効果的に配置する方法について話すよ。

マクロ配置の過去のアプローチ

歴史的には、チップ上にマクロを配置するためにいくつかの方法が使われてきた。これらの方法は主に3つのカテゴリに分けられるんだ:

  1. パッキングベースの方法:このアプローチは、異なるモジュールやブロックが空間的にどう関係しているかを理解することに重点を置いてる。最適なレイアウトを得るために、繰り返し配置を調整する技術を使うんだ。この方法には、シミュレーテッドアニーリングやパーティクルスウォーム最適化などの戦略が含まれていて、何度も繰り返すことでベストな配置を見つける手助けをするんだ。

  2. 分析的手法:これらの方法は、数学の方程式を使って直接レイアウトを改善するよ。ワイヤの長さやタイミングなど、効率的な配置を作るためのさまざまな要素を考慮してるんだ。

  3. 機械学習に基づく方法:最近、いくつかの研究がマクロ配置に人工知能を使い始めてる。これらの方法は、専門家がよく考慮する特定のデザイン機能にこだわることなく、正しい配置を確保することに焦点を当ててるんだ。

研究者たちはマクロ配置で進展を遂げてきたけど、多くの方法が高品質なデザインに必要なすべての重要な要素を考慮していないんだ。

我々のアプローチ

我々は、論理的および物理的な配置を含む階層的アプローチを提案するよ。論理的グルーピングはブロック同士の論理的な関係に焦点を当て、物理的グルーピングはこれらのブロックを実際の空間にどう配置するかを決めるんだ。

階層的フロアプランスキーム

我々の方法では、配置をレベルごとに扱うよ。最初のレベルでは論理的階層に取り組む。各小さなモジュールはサイズや関係に基づいてクラスタにまとめられるんだ。大きなブロックは他のブロックを含むこともあって、マルチレベルシステムに繋がる。

これらのクラスタの配置は、深さ優先探索という構造化されたプロセスを通じて行われるんだ。これによって、各レベルを効率的に通過してブロックの配置を決めることができるよ。

マルチレベル自動クラスター化

次のフェーズでは、デザインのネットリストをクラスタに変換するよ。このクラスター化プロセスはデザインを簡素化するのに役立つんだ。ユーザーが論理的な特徴や関係に基づいて手動でクラスタを作ることもできるけど、我々は自動的にクラスタを作成する自動クラスタリングエンジンを使うよ。これは特に複雑な構造や自動生成された名前を持つデザインに役立つ。

自動クラスタリングエンジンはブロック間の接続を分析して、整理された物理的な階層に分配するんだ。各論理モジュールはその物理的な対応物になるよ。クラスタはサイズや接続パターンに基づいて統合されたり分割されたりすることで、配置をスムーズにするんだ。

バンドルピンの作成

複雑さを減らすために、接続の仕方を簡素化するバンドルピンを導入するよ。これらのピンはブロックのエッジに周りの接続ポイントを集めて、関係性を理解しやすくするんだ。これらのバンドルピンをクラスタのように扱うことで、接続を維持してデザインの効率を確保するよ。

マクロクラスタの扱い

マクロクラスタを標準セルから分けて、計算を簡単にするんだ。マクロとそれに対応する標準セルクラスタ間の接続を追加することで、全体のレイアウトにおけるマクロのフィッティングを改善するんだ。

また、マクロをその形状に基づいてグループ化することで、ブロック間の余計なスペースを最小限に抑えて、視覚的にも機能的にも効果的なより規則的な配置を促進するよ。

タイミングのための接続追加

マクロを配置する際にタイミングを考慮することは重要なんだ。クラスタ間に接続を作って、タイミングの重要性を捉えるよ。これらの接続を追加することで、一緒に動作する必要があるコンポーネントが近くに配置されるようにするんだ。

初期レイアウトの段階で正確な距離を計算するのは複雑になるけど、広範な計算を行わなくても重要な接続を捉える方法を見つけることで、プロセスを迅速かつ効率的に進めるんだ。

粗形状プロセス

クラスタを設定したら、次にそれらを適切に形作るよ。これには各クラスタがどう見えるかを決めるための具体的なガイドラインに従う必要があるんだ。標準セルクラスタの場合、指定されたアスペクト比内に収まるようにパラメータを設定するよ。

マクロクラスタについては、全体のデザインにうまくフィットするように最小のスペースを使うベストな配置を見つけるための技術を用いるんだ。明確な形ができるまで調整を続けるよ。

マクロ配置の最終決定

クラスタの形とサイズが分かったら、そのクラスタ内に特定のマクロを一つずつ配置していくよ。各マクロクラスタについて、マクロ同士のフィット具合や他のクラスタとの接続を評価するんだ。

配置を最適化するために、全体の効率を維持しつつマクロを入れ替えられる一連の動きを行うよ。このステップは、使用面積を最小限に抑え、接続されたコンポーネント間の距離を減らすのに重要なんだ。

実験的検証

我々の方法が効果的に機能することを証明するために、いくつかのテストを行うよ。さまざまなシナリオでマクロ配置を評価して、既存の商業ツールや以前の方法と比較するんだ。

これらのテストでは、我々のアプローチが従来の方法に比べて大幅な改善を示してるんだ。マクロがその機能を強化できるように配置されることを確保して、高い品質を目指してるよ。

結論

チップ上のマクロを適切に配置することは、その性能を確保するために重要なんだ。論理的および物理的な構造を組み合わせた階層的アプローチを使うことで、より良い配置ができるんだ。我々の方法は、自動クラスタリング、バンドル接続、タイミングの考慮を活用して、高品質なレイアウトを効率的に生み出すんだ。厳密なテストを通じて、我々のアプローチが過去の方法より優れていることを示すことで、より良いマクロ配置技術の道を開くんだ。

この研究は、チップデザインにおけるマクロ配置を改善するために複数レベルのデザイン機能を取り入れる重要性を強調していて、最終的にはより効果的で信頼性の高い電子機器につながるんだ。

オリジナルソース

タイトル: Hier-RTLMP: A Hierarchical Automatic Macro Placer for Large-scale Complex IP Blocks

概要: In a typical RTL to GDSII flow, floorplanning or macro placement is a critical step in achieving decent quality of results (QoR). Moreover, in today's physical synthesis flows (e.g., Synopsys Fusion Compiler or Cadence Genus iSpatial), a floorplan .def with macro and IO pin placements is typically needed as an input to the front-end physical synthesis. Recently, with the increasing complexity of IP blocks, and in particular with auto-generated RTL for machine learning (ML) accelerators, the number of hard macros in a single RTL block can easily run into the several hundreds. This makes the task of generating an automatic floorplan (.def) with IO pin and macro placements for front-end physical synthesis even more critical and challenging. The so-called peripheral approach of forcing macros to the periphery of the layout is no longer viable when the ratio of the sum of the macro perimeters to the floorplan perimeter is large, since this increases the required stacking depth of macros. In this paper, we develop a novel multilevel physical planning approach that exploits the hierarchy and dataflow inherent in the design RTL, and describe its realization in a new hierarchical macro placer, Hier-RTLMP. Hier-RTLMP borrows from traditional approaches used in manual system-on-chip (SoC) floorplanning to create an automatic macro placement for use with large IP blocks containing very large numbers of hard macros. Empirical studies demonstrate substantial improvements over the previous RTL-MP macro placement approach, and promising post-route improvements relative to a leading commercial place-and-route tool.

著者: Andrew B. Kahng, Ravi Varadarajan, Zhiang Wang

最終更新: 2023-12-03 00:00:00

言語: English

ソースURL: https://arxiv.org/abs/2304.11761

ソースPDF: https://arxiv.org/pdf/2304.11761

ライセンス: https://creativecommons.org/licenses/by/4.0/

変更点: この要約はAIの助けを借りて作成されており、不正確な場合があります。正確な情報については、ここにリンクされている元のソース文書を参照してください。

オープンアクセスの相互運用性を利用させていただいた arxiv に感謝します。

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