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Protéger les designs de circuits intégrés avec du watermarking

Une nouvelle méthode de watermarking renforce la sécurité des designs de circuits intégrés contre le vol.

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Dans le monde d'aujourd'hui des circuits intégrés (CI), protéger les designs et la propriété intellectuelle est super important. Des boîtes de différents pays bossent ensemble pour créer, produire et tester ces circuits. C'est crucial de s'assurer que les designs restent à l'abri du vol et d'une utilisation non autorisée. Cet article examine une nouvelle méthode pour protéger les designs de CI grâce à une technique appelée le filigrane.

Le Besoin de Protection de la PI

Alors que les entreprises collaborent pour créer des CI, elles mélangent des idées et des designs de plusieurs sources. Cette collaboration augmente le risque de vol de propriété intellectuelle (PI). Donc, il est nécessaire de protéger la propriété de ces designs. Le filigrane offre un moyen d'incorporer des identifiants uniques dans les designs pour prouver la propriété.

Qu'est-ce que le Filigrane ?

Le filigrane est une technique qui ajoute des informations identifiables à un design sans altérer sa fonctionnalité. Ça consiste à placer des marqueurs uniques dans la disposition du CI qui peuvent être utilisés pour prouver la propriété. Ces marqueurs ne doivent pas affecter significativement les performances du CI.

Défis du Filigrane

Bien que le filigrane soit une méthode prometteuse pour la protection de la PI, ça vient avec plusieurs défis :

  1. Impact sur la performance : Les Filigranes ne doivent pas dégrader les performances du circuit. Toute modification du design peut entraîner des problèmes de fabrication ou de fonctionnalité.

  2. Contraintes de Design : Les designs modernes de CI viennent souvent avec diverses contraintes, comme des placements de cellules spécifiques et des espacements, ce qui complique le processus d'insertion des filigranes.

  3. Robustesse : Les filigranes doivent être assez solides pour résister à des tentatives de suppression ou de falsification. Les adversaires pourraient tenter de modifier le design pour effacer les filigranes intégrés.

Aperçu du Cadre Proposé

Le cadre proposé introduit un système de filigrane robuste pour les mises en page de CI. Il est divisé en deux processus principaux : Filigrane Global (FG) et Filigrane Détail (FD).

Filigrane Global (FG)

Dans la phase FG, le but est d'identifier une région appropriée dans la mise en page pour insérer le filigrane. Cette région est choisie soigneusement pour minimiser tout problème de performance. La méthode FG utilise un système de notation pour évaluer différentes régions et sélectionner le meilleur endroit pour le filigrane.

Filigrane Détail (FD)

Une fois que le processus FG a identifié une région, le processus FD entre en jeu. Dans FD, des cellules spécifiques dans la région pré-choisie sont légèrement déplacées pour créer le filigrane. Ce mouvement est fait avec soin pour s'assurer qu'il n'interfère pas avec la mise en page globale.

Combinaison de FG et FD

En combinant FG et FD, le processus de filigrane devient plus efficace. Les forces des deux méthodes se complètent pour créer un filigrane solide tout en minimisant tout impact sur les performances.

Évaluation Expérimentale

Pour valider l'efficacité du cadre de filigrane proposé, divers tests ont été réalisés en utilisant des benchmarks standards. Les benchmarks utilisés étaient conçus pour évaluer les propriétés liées à la longueur de fil et au timing.

Tests Basés sur la Longueur de Fil

Dans les benchmarks basés sur la longueur de fil, l'accent est mis sur la longueur globale des connexions entre les différents composants du CI. Il est important de garder cette longueur aussi courte que possible, car des connexions plus longues peuvent entraîner des retards et d'autres problèmes.

Les résultats ont montré que les techniques de filigrane n'ont pas dégradé la performance de la longueur de fil. En fait, l'approche proposée a maintenu les taux de longueur de fil au même niveau que sans filigranes.

Tests Basés sur le Timing

Dans les benchmarks basés sur le timing, l'accent se déplace vers les contraintes temporelles, qui garantissent que les signaux circulent dans le circuit dans des délais spécifiques. Tout retard peut affecter significativement les performances du CI.

Les tests basés sur le timing ont indiqué que le filigrane n'a pas eu d'impact négatif sur les caractéristiques temporelles des circuits testés. Les métriques de slack négatif total et le pire slack négatif sont restées stables.

Résilience aux Attaques

Un des aspects les plus critiques du filigrane est sa résistance aux attaques. Les adversaires peuvent essayer de retirer les filigranes ou d'en falsifier de nouveaux. Donc, c'est vital d'évaluer à quel point le cadre de filigrane résiste à de telles tentatives.

Attaques de Suppression de Filigrane

Dans les attaques de suppression, le but est d'éliminer les filigranes tout en maintenant la qualité de la mise en page. Les tests ont démontré que le cadre proposé est résistant à divers types d'attaques de suppression. Même quand les adversaires ont essayé de faire des changements, les filigranes intégrés sont restés intacts.

Attaques de Falsification de Filigrane

Les attaques de falsification consistent à créer de faux filigranes pour revendiquer une propriété. Le système de filigrane proposé est aussi conçu pour résister à ces types d'attaques. Puisque les filigranes reposent sur des placements et mouvements spécifiques dans la région, il est difficile pour un adversaire de les reproduire sans connaissance préalable.

Conclusion

Le cadre de filigrane proposé pour les designs physiques de CI protège efficacement la propriété intellectuelle tout en maintenant des normes de performance élevées. En utilisant à la fois les méthodes de Filigrane Global et de Filigrane Détail, cette approche a montré sa résilience contre les attaques de suppression et de falsification. Les résultats de divers benchmarks démontrent qu'il est possible de protéger les designs sans compromettre leur fonctionnalité. À mesure que la technologie continue d'avancer, l'importance d'une protection robuste de la PI ne fera qu'augmenter, rendant de telles innovations cruciales pour l'industrie.

Source originale

Titre: ICMarks: A Robust Watermarking Framework for Integrated Circuit Physical Design IP Protection

Résumé: Physical design watermarking on contemporary integrated circuit (IC) layout encodes signatures without considering the dense connections and design constraints, which could lead to performance degradation on the watermarked products. This paper presents ICMarks, a quality-preserving and robust watermarking framework for modern IC physical design. ICMarks embeds unique watermark signatures during the physical design's placement stage, thereby authenticating the IC layout ownership. ICMarks's novelty lies in (i) strategically identifying a region of cells to watermark with minimal impact on the layout performance and (ii) a two-level watermarking framework for augmented robustness toward potential removal and forging attacks. Extensive evaluations on benchmarks of different design objectives and sizes validate that ICMarks incurs no wirelength and timing metrics degradation, while successfully proving ownership. Furthermore, we demonstrate ICMarks is robust against two major watermarking attack categories, namely, watermark removal and forging attacks; even if the adversaries have prior knowledge of the watermarking schemes, the signatures cannot be removed without significantly undermining the layout quality.

Auteurs: Ruisi Zhang, Rachel Selina Rajarathnam, David Z. Pan, Farinaz Koushanfar

Dernière mise à jour: 2024-04-28 00:00:00

Langue: English

Source URL: https://arxiv.org/abs/2404.18407

Source PDF: https://arxiv.org/pdf/2404.18407

Licence: https://creativecommons.org/licenses/by/4.0/

Changements: Ce résumé a été créé avec l'aide de l'IA et peut contenir des inexactitudes. Pour obtenir des informations précises, veuillez vous référer aux documents sources originaux dont les liens figurent ici.

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