HL-LHCでのトラック再構築の進展
ATLAS実験は、HL-LHCでの高データレート向けのトラック再構築能力を強化したよ。
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目次
ATLAS実験は、ハイルミノシティ大ハドロン衝突型加速器(HL-LHC)で粒子物理学の重要な進展を目指してるんだ。この実験の重要な作業の一つが、電荷粒子の経路を効率的に再構成すること、つまりトラックを作ることだよ。これは粒子衝突中にリアルタイムでデータを選択するために不可欠なんだ。これを実現するために、迅速かつ効率的にデータを処理するハードウェアトラッキングトリガー(HTT)システムを開発してるんだ。
ハイルミノシティLHC
HL-LHCは2029年に稼働する予定で、プロトンをより頻繁に衝突させることで、各バンチの交差点で同時にもっと多くの衝突が起こるようになるんだ。この衝突の増加は「パイルアップ」と呼ばれ、データ解析を複雑にするから、ATLASを含むすべての実験のアップグレードが重要なんだ。
ATLASは、完全にシリコン検出器で構成された新しいトラッキング検出器「インナートラッカー(ITk)」を導入する計画を立ててる。このアップグレードは、増加したデータフローと複雑さを効率的に処理することを目指してるんだ。
トリガーおよびデータ取得(TDAQ)アップグレード
現在、ATLASは運転中に1秒あたり60テラバイト以上の膨大なデータを生成してる。でも、このデータの中で物理研究に使えるのはほんの一部なんだ。だから、TDAQシステムは関連するイベントを迅速に選択する必要があるんだ。
TDAQシステムは、HL-LHCで予想される条件に対応するために大きな改善が必要なんだ。重要な変更点は以下の通り:
- 検出器の読み出し速度の向上
- データ選択や処理プロセスの強化
- 多様な物理研究を可能にするための十分な柔軟性の確保
トラック再構成はこのプロセスで重要で、重要なイベントと他の衝突からのバックグラウンドノイズによるイベントを区別するのに役立つんだ。
トラック再構成とトリガーシステム
ATLASのトリガーシステムは、主に二つのレベルで構成されてる。最初はハードウェアベースのレベル0トリガーで、迅速に受信データをスキャンする。次は、レベル0の選択後に詳細な分析を行うソフトウェアベースのイベントフィルターだ。
イベントフィルターには、HTTという専用のハードウェアシステムが組み込まれる。このシステムは、CPU専用の処理ファームと比べて、速度と効率を改善することを目指してるんだ。
リージョナルトラッキングとフルスキャントラッキング
HTTシステムには、データ処理のための二つのモードがある:リージョナルトラッキングとフルスキャントラッキング。
- リージョナルトラッキングは、検出器内の特定の興味のある領域に焦点を当てて、潜在的なトラックを迅速に処理する。
- フルスキャントラッキングは、すべてのデータを調べる必要があり、ハドロンに関わる複雑なイベントを特定するのに必要なんだ。
リージョナルトラッキングはより高いレートで動作する一方、フルスキャントラッキングはより多くのリソースと時間を必要とするんだ。
パターン認識メザニン(PRM)
HTTシステムの中心には、トラック再構成の最初のステップを担当するパターン認識メザニン(PRM)がある。
- PRMは、複数の検出器層からのデータを処理でき、シリコンピクセルやストリップの情報を組み合わせて潜在的なトラックを特定するんだ。
- このボードは、トラック選択のために様々なアルゴリズムを実行するために必要な計算能力を提供するIntel Stratix 10 MX FPGAを利用してる。
PRMの設計は、シミュレーションや実際のハードウェアセットアップでテストされて、高データレートと低遅延要件に対応できることが確認されてるんだ。
PRMのハードウェア設計
PRMは、パターン認識を迅速に行うのに役立つ20個のアソシエイティブメモリ(AM)ASICを特徴としてる。この能力は、潜在的なトラックを効率的に認識するために重要なんだ。
システムは、ITk層からの受信データに基づいて動作し、ヒットのクラスターをグループ化して処理する。PRM内のFPGAは、通信を管理し、トラックを再構成するためのアルゴリズムを適用してる。
PRM内のデータ組織
PRM内部のデータ組織は、迅速なアクセスと処理のために設計されてる。受信データはまずクラスター化され、パターンが特定される。特定されたパターンは、検出された粒子の軌道に関する重要な情報を提供することで再構成プロセスを助けるんだ。
HTTシステムの課題
HL-LHCが稼働するにつれて、ATLAS TDAQシステムはさまざまな課題に直面するんだ。これには以下が含まれる:
- より多くのパイルアップによるイベント選択の複雑性の増加
- はるかに大きな検出器システムからのデータレートの向上
- 迅速なデータ転送と処理の必要性
HTTシステムは、効率的なトラック再構成のために特化したハードウェアベースのソリューションを提供することで、これらの課題に対応することを目指してるんだ。
PRMファームウェアの性能テスト
PRMのファームウェアは、Intel Stratix 10 MX開発キットを使用して開発・テストされてる。このキットは、PRMボードの予定されているハードウェアを密接に再現してる。テスト中には、性能を評価するためにさまざまなシナリオがシミュレーションされたんだ。
ファームウェア内のリソース使用
テストフェーズでは、ファームウェアのさまざまなコンポーネントがハードウェアリソースをどのように使用しているかが明らかになった。たとえば、トラックフィッターブロックは、データ処理やトラックフィッティングのコア機能を扱うため、最も多くの論理リソースを消費することが知られてる。
クロックと電力管理
PRMが必要な仕様内で動作するためには、クロックスピードと電力管理に関する慎重な計画が必要なんだ。PRMファームウェアは、トラックフィッターが200MHzで動作することを目指し、他の論理は250MHzで動作するようにしてる。電力分析では、コンポーネントから発生する熱を管理するために効果的な熱放散対策が必要であることが示されてるんだ。
パフォーマンス評価
PRMファームウェアのパフォーマンスは、シミュレーションイベントを使用して評価されてる。これらのテストは、さまざまなトラックがITk層を横切る現実的な条件をシミュレートしてる。目標は、システムが異なる負荷や構成の下でどれだけ迅速に応答できるかを理解することなんだ。
処理における遅延
遅延は、システムがデータ選択に必要な迅速な応答時間を満たすための重要な要素なんだ。パフォーマンス評価は、パターンをどれだけ迅速に取得して処理できるかを強調してる。これらの測定はボトルネックを特定し、将来の最適化に役立つんだ。
将来の設計の考慮事項
PRMの初期開発が成功したにもかかわらず、改善の機会があるんだ。これには以下が含まれる:
- リソース使用を減らすためのトラックフィッターの効率化
- 定数の取得方法を最適化して遅延を改善する
- 利用可能なハードウェアをより良く活用することで全体の効率を向上させる
これらの変更を実施すれば、HTTシステムがHL-LHCで予想される厳しい条件に対してすべてのパフォーマンス要件を満たすことができるようになるかもしれないんだ。
結論
HTTシステムの一部としてPRMの開発は、HL-LHCでのATLAS実験のためにリアルタイムのトラック再構成を実現するための重要な進展を示すものなんだ。増加するデータレートと複雑さによる課題にもかかわらず、ここで説明された作業は、これらの要求を満たすためのハードウェアソリューションの可能性を示してる。継続的なテストと最適化が、将来の画期的な物理発見に必要な精度を提供するために不可欠なんだ。
タイトル: Intel Stratix 10 FPGA design for track reconstruction for the ATLAS experiment at the HL-LHC
概要: The fast reconstruction of charged particle tracks with high efficiency and track quality is an essential part of the online data selection for the ATLAS experiment at the High-Luminosity LHC. Dedicated custom designed hardware boards and software simulations have been developed to assess the feasibility of a Hardware Tracking Trigger (HTT) system. The Pattern Recognition Mezzanine (PRM), as part of the HTT system, has been designed to recognize track candidates in silicon detectors with Associative Memory ASICs and to select and reconstruct tracks using linearized algorithms implemented in an Intel Stratix 10 MX FPGA. The highly parallelized FPGA design makes extensive use of the integrated High-Bandwidth-Memory. In this paper, the FPGA design for the PRM board is presented. Its functionalities have been verified in both simulations and hardware tests on an Intel Stratix 10 MX development kit.
著者: A. Camplani, S. Dittmeier, A. Annovi, K. Axiotis, R. Beccherle, N. Biesuz, R. Brenner, S. Débieux, M. Ellert, P. Francavilla, P. Giannetti, K. Kordas, M. Mårtensson, P. Mastrandrea, C. Noulas, J. Oechsle, M. Piendibene, R. Poggi, A. Schöning, A. Sfyrla, C. L. Sotiropoulou, J. Steentoft, T. Tsiakiris, S. Xella, J. Zinßer
最終更新: 2023-05-16 00:00:00
言語: English
ソースURL: https://arxiv.org/abs/2302.13609
ソースPDF: https://arxiv.org/pdf/2302.13609
ライセンス: https://creativecommons.org/licenses/by/4.0/
変更点: この要約はAIの助けを借りて作成されており、不正確な場合があります。正確な情報については、ここにリンクされている元のソース文書を参照してください。
オープンアクセスの相互運用性を利用させていただいた arxiv に感謝します。
参照リンク
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