Avancées dans la conception des multiplicateurs Dadda
Un nouveau design de multiplicateur Dadda améliore la vitesse et l'efficacité dans les systèmes numériques.
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Table des matières
Les multiplicateurs numériques sont des éléments clés des systèmes électroniques. Ils aident à effectuer des multiplications, qui sont des opérations de base dans de nombreux calculs. La performance de ces multiplicateurs impacte la rapidité et l'efficacité d'un système. Dans des applications comme le traitement d'images et l'évaluation de données, avoir un bon multiplicateur est crucial.
Vue d'ensemble du multiplicateur Dadda
Un type de multiplicateur numérique est le multiplicateur Dadda. Ce multiplicateur est conçu pour être plus rapide que d'autres types, comme les multiplicateurs à tableau. Cependant, les multiplicateurs Dadda consomment souvent plus d'énergie et nécessitent plus de matériel pour être construits. Ce document se concentre sur l'amélioration du multiplicateur Dadda pour le rendre plus rapide et économe en énergie tout en utilisant moins de pièces.
Composants d'un multiplicateur
Un multiplicateur numérique typique fonctionne en trois étapes principales. D'abord, il prend deux nombres et utilise des portes AND pour produire des Produits Partiels. Ensuite, il combine ces produits partiels à l'aide d'adders jusqu'à ce qu'il ne reste plus que deux couches de nombres. Enfin, ces deux couches sont additionnées pour obtenir le résultat final. La plupart des recherches dans ce domaine se sont concentrées sur la deuxième étape, qui est cruciale pour réduire le temps et la Consommation d'énergie.
Améliorations dans la conception des multiplicateurs
De nombreuses études ont tenté d'améliorer la performance des multiplicateurs en se concentrant sur la manière de combiner les produits partiels. Par exemple, certains nouveaux designs utilisent des types spécifiques d'adders qui réduisent le nombre de pièces nécessaires tout en diminuant la consommation d'énergie. Différents auteurs ont proposé diverses manières d'améliorer le multiplicateur Dadda en utilisant moins d'énergie ou en réduisant la taille du circuit.
En termes plus simples, les chercheurs cherchent toujours des moyens de rendre les multiplicateurs plus rapides et nécessitant moins de ressources. Certaines méthodes utilisent des conceptions spéciales, comme des approximations, qui peuvent être utiles pour certaines tâches où des résultats exacts ne sont pas toujours nécessaires.
La conception proposée du multiplicateur
Ce travail présente une nouvelle conception pour un multiplicateur Dadda, appelé le multiplicateur Dadda complet. Il dispose d'un nouvel adder qui est non seulement plus rapide mais nécessite aussi moins d'espace et d'énergie que les conceptions traditionnelles. La conception proposée utilise une combinaison de demi-adders et de convertisseurs spéciaux pour traiter efficacement la multiplication.
Au lieu de se fier uniquement à des adders complets dans les premières étapes, le nouveau design utilise des demi-adders pour un traitement plus rapide. Ce changement simplifie la mise en page et fait gagner de la place. Pour additionner les nombres, un meilleur type de carry adder est utilisé pour fournir les résultats finaux.
Le nouveau design du multiplicateur a été testé en utilisant différents processus technologiques et diverses fréquences. Les résultats montrent que cette conception fonctionne mieux en termes de vitesse, de puissance et du nombre de pièces nécessaires à sa construction.
Structure du multiplicateur proposé
La structure du multiplicateur Dadda complet proposé est prévue pour générer plusieurs produits partiels. Chaque paire de bits des deux nombres est multipliée ensemble à l'aide de portes AND. Ce processus donne plusieurs résultats intermédiaires. La nouvelle conception dispose ces résultats pour une combinaison plus efficace.
Au lieu d'utiliser une méthode traditionnelle qui peut nécessiter de nombreuses portes et couches supplémentaires, la nouvelle structure minimise le nombre de portes nécessaires. Tous ces changements se traduisent par des temps de traitement plus rapides tout en réduisant la consommation d'énergie.
La structure modifiée permet aux premières étapes de l'addition d'être plus rapides puisqu'elle utilise des demi-adders. Cela permet au circuit de réagir aux entrées sans attendre la fin du processus d'addition.
Avantages du nouveau design
Vitesse : La conception proposée montre des temps opérationnels plus rapides par rapport aux anciennes méthodes. En utilisant des demi-adders et en modifiant la conception de l'adder de sélection de transport, le nouveau multiplicateur obtient des résultats rapidement.
Efficacité : La nouvelle structure utilise moins de transistors que les anciennes conceptions. Moins de transistors signifient moins de puissance utilisée, ce qui est un avantage considérable, surtout lors de la formation de systèmes plus grands.
Délai réduit : Avec une mise en page soignée, le délai global d'obtention des résultats est minimisé. Les données passent par un chemin plus simple, ce qui aide à atteindre la réponse finale plus rapidement.
Moins de consommation d'énergie : En employant un nouveau type d'adder et moins de composants, cette conception entraîne une consommation d'énergie réduite à diverses fréquences de fonctionnement.
Résultats de simulation
Le multiplicateur proposé a été testé à l'aide de simulations informatiques avancées. Différentes conditions ont été appliquées pour comprendre à quel point il performe dans différentes circonstances. Les résultats ont été collectés sur différentes technologies et fréquences.
Au niveau technologique de 50 nm, le multiplicateur a montré une faible consommation d'énergie à plusieurs fréquences. Par exemple, il consommait une petite quantité d'énergie même lorsqu'il fonctionnait à des vitesses plus élevées. Cela montre son potentiel pour des applications où l'efficacité énergétique est cruciale.
Les résultats des tests indiquent également qu'avec la nouvelle mise en page et conception, les métriques de performance globales sont supérieures par rapport à de nombreux designs existants. Cela renforce l'idée que le multiplicateur Dadda proposé est un concurrent sérieux dans le domaine des multiplicateurs numériques.
Conclusion
En conclusion, le multiplicateur Dadda complet offre une approche nouvelle pour la multiplication numérique. En se concentrant sur la réduction du nombre de composants et l'amélioration de la vitesse, il réalise d'importants progrès par rapport aux conceptions traditionnelles.
Les modifications apportées au système d'adders et à la mise en page garantissent que ce multiplicateur se distingue en termes d'efficacité énergétique et de vitesse de traitement. Alors que la technologie continue d'évoluer, avoir des conceptions comme celle-ci peut grandement améliorer la performance des systèmes numériques.
Ce multiplicateur proposé pourrait être un excellent choix pour des applications où la vitesse et l'efficacité énergétique sont des facteurs clés. Que ce soit dans des appareils mobiles, des ordinateurs ou d'autres systèmes électroniques, l'emploi de solutions innovantes comme celle-ci contribuera à une meilleure performance globale. Les futures applications dans divers domaines peuvent bénéficier de ces avancées dans les conceptions de multiplicateurs numériques.
Titre: Area, Delay, and Energy-Efficient Full Dadda Multiplier
Résumé: The Dadda algorithm is a parallel structured multiplier, which is quite faster as compared to array multipliers, i.e., Booth, Braun, Baugh-Wooley, etc. However, it consumes more power and needs a larger number of gates for hardware implementation. In this paper, a modified-Dadda algorithm-based multiplier is designed using a proposed half-adder-based carry-select adder with a binary to excess-1 converter and an improved ripple-carry adder (RCA). The proposed design is simulated in different technologies, i.e., Taiwan Semiconductor Manufacturing Company (TSMC) 50nm, 90nm, and 120nm, and on different GHz frequencies, i.e., 0.5, 1, 2, and 3.33GHz. Specifically, the 4-bit circuit of the proposed design in TSMCs 50nm technology consumes 25uW of power at 3.33GHz with 76ps of delay. The simulation results reveal that the design is faster, more power-energy-efficient, and requires a smaller number of transistors for implementation as compared to some closely related works. The proposed design can be a promising candidate for low-power and low-cost digital controllers. In the end, the design has been compared with recent relevant works in the literature.
Auteurs: Muteen Munawar, Zain Shabbir, Muhammad Akram
Dernière mise à jour: 2023-07-11 00:00:00
Langue: English
Source URL: https://arxiv.org/abs/2307.05677
Source PDF: https://arxiv.org/pdf/2307.05677
Licence: https://creativecommons.org/licenses/by/4.0/
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