Analyse de la performance de Compute Express Link (CXL)
Un aperçu détaillé des performances de la mémoire CXL et des techniques d'optimisation.
Jinshu Liu, Hamid Hadian, Hanchen Xu, Daniel S. Berger, Huaicheng Li
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Table des matières
- L'importance de l'analyse de performance de CXL
- Cadre de caractérisation
- Principales insights obtenues
- Performance des charges de travail sous latence
- Modélisation de performance
- Techniques de gestion de la mémoire
- Interleaving des pages
- Tiering de mémoire
- Demande croissante de mémoire
- Variabilité de la performance CXL
- Préoccupations concernant la haute latence
- Implications de performance de CXL
- Aborder les défis de CXL
- Évaluation des dispositifs CXL
- Techniques de mesure de performance
- Analyse de la performance des charges de travail
- Développements futurs de CXL
- Conclusion
- Source originale
- Liens de référence
Le Compute Express Link (CXL) est une techno avancée qui aide à étendre la mémoire dans les systèmes informatiques. CXL permet aux systèmes d'accéder à plus de mémoire que ce qui est dispo sur les processeurs locaux. Par contre, ça a quelques inconvénients, comme des délais plus longs et une vitesse inférieure comparée à la mémoire directement connectée au processeur. Pour tirer le meilleur parti de CXL, c'est important d'étudier et d'analyser sa performance correctement.
L'importance de l'analyse de performance de CXL
Pour exploiter les capacités de CXL, on a besoin de bien comprendre sa performance. En analysant la performance de CXL, on peut identifier d'éventuels problèmes, développer des modèles pour prévoir la performance, et suggérer des moyens d'améliorer les systèmes de mémoire utilisant CXL. Cette analyse aide à prendre de meilleures décisions sur la Gestion de la mémoire et la conception globale du système.
Cadre de caractérisation
On introduit un cadre pour caractériser la performance de la mémoire CXL. Ce cadre se concentre sur l'évaluation de la mémoire CXL sous différentes charges de travail. En mettant le cadre à l'épreuve avec de vrais appareils CXL et différentes configurations de mémoire, on obtient des infos précieuses sur la façon dont les charges de travail se comportent.
Principales insights obtenues
L'analyse fournit plusieurs insights sur la performance de CXL dans des contextes réalistes. Elle explore la performance détaillée pour différentes charges de travail tout en considérant l'impact des Latences de mémoire variées. On a appris comment le CPU se comporte en utilisant la mémoire CXL, les effets de la haute latence, et les interactions entre le CPU et la mémoire CXL.
Performance des charges de travail sous latence
L'analyse révèle que certaines charges de travail peuvent encore bien fonctionner même quand la latence est élevée. Dans beaucoup de cas, les charges de travail qui dépendent beaucoup de la bande passante ont tendance à mieux performer quand elles sont gérées efficacement. Ça veut dire que la conception des systèmes de gestion de la mémoire peut vraiment influencer la performance des charges de travail.
Modélisation de performance
On a développé des modèles de performance légers qui peuvent prédire comment les charges de travail vont se comporter dans des environnements CXL. Ces modèles se basent sur des métriques simples qui peuvent être collectées pendant le fonctionnement normal. En comparant la performance prédite avec les résultats réels, on valide l'efficacité de ces modèles pour les systèmes de mémoire CXL et traditionnels.
Techniques de gestion de la mémoire
Sur la base de nos découvertes issues de l'analyse de performance, on explore des techniques d'optimisation pour la gestion de la mémoire. Deux techniques notables sont l'interleaving des pages et le tiering de mémoire.
Interleaving des pages
L'interleaving des pages est une technique où les pages de mémoire sont réparties sur différents nœuds de mémoire. Cette approche vise à améliorer la vitesse d'accès pour les charges de travail qui nécessitent une bande passante élevée. Une nouvelle politique appelée "best-shot" page interleaving aide à trouver la manière la plus efficace d'allouer la mémoire sur les nœuds pour les charges de travail sensibles à la bande passante.
Tiering de mémoire
Le tiering de mémoire est une méthode utilisée pour prioriser la mémoire plus rapide (comme la DRAM locale) pour les données fréquemment accédées tout en utilisant la mémoire CXL plus lente pour des données moins critiques. On propose des améliorations aux politiques de tiering existantes en incorporant des insights de notre analyse de performance. Une nouvelle politique, appelée mémoire "amortie", aide à réduire les déplacements de données inutiles entre les niveaux de mémoire, menant à une meilleure performance.
Demande croissante de mémoire
Alors que les applications deviennent plus gourmandes en données, le besoin de plus grande capacité mémoire augmente rapidement. CXL offre une solution prometteuse pour étendre la mémoire à des niveaux de serveur et de rack, permettant un meilleur support pour les applications exigeantes. Beaucoup de fabricants de mémoire produisent maintenant des expanders de mémoire CXL qui permettent d'accéder à des quantités de DRAM plus importantes qu'avant.
Variabilité de la performance CXL
Un des défis avec CXL est sa performance inconsistente. Différents appareils CXL affichent des latences et vitesses variées, ce qui peut entraîner des ralentissements inattendus dans les charges de travail. Cette variabilité est influencée par plusieurs facteurs, comme le type de connexions, les optimisations des fournisseurs, et les configurations de mémoire spécifiques utilisées.
Préoccupations concernant la haute latence
La latence est un gros souci quand on utilise la mémoire CXL. Accéder à CXL depuis un autre socket (accès NUMA) entraîne une latence accrue et une bande passante réduite. Même en se connectant via un switch CXL, la latence a tendance à augmenter encore plus. Comprendre ces délais est crucial pour optimiser la performance du système.
Implications de performance de CXL
Actuellement, il y a peu de recherches examinant les caractéristiques de CXL et son influence sur les applications gourmandes en mémoire. On a besoin d'une analyse approfondie pour découvrir comment la performance de CXL peut être gérée et exploitée efficacement dans des scénarios réels.
Aborder les défis de CXL
Pour relever les défis posés par les longues latences de CXL, il faut caractériser et modéliser cette technologie mémoire de manière plus détaillée. En gagnant des insights sur l'impact de CXL sur l'efficacité du CPU et la performance des charges de travail, on peut développer de meilleures stratégies pour la gestion de la mémoire.
Évaluation des dispositifs CXL
Dans notre cadre, on a évalué différents dispositifs CXL pour comprendre leurs caractéristiques de performance individuelles. Cette évaluation incluait de faire fonctionner diverses charges de travail et de mesurer la latence, la bande passante, et la performance globale. Les résultats ont montré que la performance peut grandement varier d'un dispositif à l'autre.
Techniques de mesure de performance
Pour obtenir une compréhension précise de la performance de CXL, on a mis en place une série de microbenchmarks spécifiquement conçus pour des latences de requête au niveau de cacheline. Cette approche nous a permis de capturer et d'enregistrer des mesures de performance détaillées.
Analyse de la performance des charges de travail
Les résultats de notre analyse de 43 charges de travail ont révélé des ralentissements clés et des motifs de performance. Alors que certaines charges de travail ont montré des ralentissements minimes, d'autres ont subi une dégradation significative à cause des latences plus longues de CXL.
Développements futurs de CXL
À mesure que la technologie CXL mûrit, on s'attend à des améliorations tant en bande passante qu'en latence. Les futurs dispositifs devraient afficher des latences réduites et des Performances accrues, faisant de CXL une option plus viable pour les systèmes haute performance.
Conclusion
Le chemin pour comprendre pleinement la performance de la mémoire CXL est en cours, mais nos découvertes offrent une base solide. Avec des recherches et analyses continues, on peut mieux exploiter le potentiel de CXL pour améliorer les stratégies de gestion de la mémoire et la performance des systèmes. Notre cadre et nos insights visent à influencer la manière dont les systèmes de mémoire sont conçus et gérés en fonction de l'évolution des besoins en informatique.
Titre: Dissecting CXL Memory Performance at Scale: Analysis, Modeling, and Optimization
Résumé: We present SupMario, a characterization framework designed to thoroughly analyze, model, and optimize CXL memory performance. SupMario is based on extensive evaluation of 265 workloads spanning 4 real CXL devices within 7 memory latency configurations across 4 processor platforms. SupMario uncovers many key insights, including detailed workload performance at sub-us memory latencies (140-410 ns), CXL tail latencies, CPU tolerance to CXL latencies, CXL performance root-cause analysis and precise performance prediction models. In particular, SupMario performance models rely solely on 12 CPU performance counters and accurately fit over 99% and 91%-94% workloads with a 10% misprediction target for NUMA and CXL memory, respectively. We demonstrate the practical utility of SupMario characterization findings, models, and insights by applying them to popular CXL memory management schemes, such as page interleaving and tiering policies, to identify system inefficiencies during runtime. We introduce a novel ``bestshot'' page interleaving policy and a regulated page tiering policy (Alto) tailored for memory bandwidth- and latency-sensitive workloads. In bandwidth bound scenarios, our ``best-shot'' interleaving, guided by our novel performance prediction model, achieves close-to optimal scenarios by exploiting the aggregate system and CXL/NUMA memory bandwidth. For latency sensitive workloads, Alto, driven by our key insight of utilizing ``amortized'' memory latency to regulate unnecessary page migrations, achieves up to 177% improvement over state-of-the-art memory tiering systems like TPP, as demonstrated through extensive evaluation with 8 real-world applications.
Auteurs: Jinshu Liu, Hamid Hadian, Hanchen Xu, Daniel S. Berger, Huaicheng Li
Dernière mise à jour: 2024-09-22 00:00:00
Langue: English
Source URL: https://arxiv.org/abs/2409.14317
Source PDF: https://arxiv.org/pdf/2409.14317
Licence: https://creativecommons.org/licenses/by/4.0/
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